2018년 6월 13일 수요일

디지털 설계언어 베릴로그 과제

디지털 설계언어 베릴로그 과제
디지털 설계언어 베릴로그 과제.hwp


본문
①동기식 reset인가 비동기식 reset인가 rst를 이것과 반대로 compile 해서 제출
always@(posedge clock, negedge reset)을 해석해보면
clock가 positive일 때, negedge가 0이면 reset을 시킨다는 의미이다
Example 5.6은 동기식 reset이다.
②y_out의 type이 reg로 선언되어있다 이의 정당성 여부를 판단하라
교재에 있는 양식으로 코딩을 했을 때 assignment must have a net type이라는 에러가 발생
output reg 1:0 y_out 을 output y_out으로 변경함
코딩과 결과물
clock이 상승edge일 때, reset이 1일 때, x_in이 0일 때 결과 값 발생
rst를 이것과 반대로 compile

하고 싶은 말
좀 더 업그레이드하여 자료를 보완하여,
과제물을 꼼꼼하게 정성을 들어 작성했습니다.

위 자료 요약정리 잘되어 있으니 잘 참고하시어
학업에 나날이 발전이 있기를 기원합니다 ^^
구입자 분의 앞날에 항상 무궁한 발전과 행복과 행운이 깃들기를 홧팅

키워드
로그, 베릴, 설계, 언어, 설계언어, 베릴로그

댓글 없음:

댓글 쓰기